FPGA 信号处理开发服务范围
围绕确认的项目输入、工作内容、交付物与验收条件组织实施；是否进入 PoC 或完整开发阶段由双方确认的任务书确定。
适用项目
- 已有目标产品或板卡，需要补齐“FIR/IIR”相关设计与实现
- 已有代码或 IP，需要围绕“FFT”完成集成、调试或重构
- 平台、器件或接口尚未冻结，需要先验证“DDC/DUC”等关键风险
主要工作内容
- 建立浮点参考、向量和频域指标：先将“建立浮点参考、向量和频域指标”写入需求与接口基线，明确“FIR/IIR”涉及的对象、参数、依赖和通过条件。
- 完成定点位宽、缩放、舍入和饱和设计：围绕“完成定点位宽、缩放、舍入和饱和设计”形成专项设计，记录“FFT”相关架构、配置、约束和版本。
- 实现 FIR/IIR、FFT、DDC/DUC 或信道化流水线：针对“实现 FIR/IIR、FFT、DDC/DUC 或信道化流水线”完成工程集成，保留“DDC/DUC”相关构建、日志、问题定位和变更记录。
- 验证多通道同步、频响、误差和持续数据流：以“验证多通道同步、频响、误差和持续数据流”为验证重点，在约定环境中执行“多通道同步”相关测试并提交可复核结果。
项目输入
- 算法说明、系数、参考代码、测试向量和期望频谱
- 采样率、带宽、通道数、位宽、动态范围和时钟
- 频响、杂散、误差、吞吐、时延和资源目标
- ADC/DAC、模拟前端、目标器件、板卡和测试仪器
交付物
- 信号处理 RTL/HLS、系数和数据通路工程：“信号处理 RTL/HLS、系数和数据通路工程”用于复现约定实现，提交时绑定目标器件、工具、依赖和源码版本。
- 定点格式、缩放、舍入、饱和和接口说明：“定点格式、缩放、舍入、饱和和接口说明”说明接口、参数、配置与限制，作为系统联调和后续维护依据。
- 参考模型、时域/ 频域向量与自动比对脚本：“参考模型、时域/ 频域向量与自动比对脚本”按任务书列明文件范围、第三方授权边界、构建方法和制品校验值。
- 误差、频响、资源、时序、吞吐和板卡记录：“误差、频响、资源、时序、吞吐和板卡记录”绑定测试对象、环境、用例、结果与剩余限制，作为阶段或最终验收证据。
验收方法
- 冻结向量下时域/ 频域结果满足误差指标
- 边界、溢出、饱和、复位和连续流行为可复核
- 吞吐、时延、资源和频率绑定实现版本
- 动态范围或频谱结论注明 ADC/DAC、时钟、前端和仪器条件
能力与结果边界
频响、动态范围和误差指标需结合输入位宽、定点策略、采样时钟和模拟链路。 未经目标项目验证的厂商参数、理论峰值、路线图或示例工程不作为项目实测结果；最终结论以冻结版本和书面测试证据为准。
FPGA 信号处理开发常见问题
FPGA 信号处理为什么要先做定点分析？
位宽、缩放、舍入和饱和直接影响误差、资源和频率，需在 RTL 实现前与浮点模型对照。
FFT 或滤波器 IP 是否随工程交付？
厂商或第三方 IP 受许可证限制；可交付配置、封装和自研逻辑的范围需在任务书中明确。
频响达标是否只看 FPGA 数字结果？
如果验收包含真实 ADC/DAC 或射频链路，还需考虑采样时钟、模拟前端、滤波和仪器，不能只看数字仿真。
FPGA 信号处理开发的交付范围如何确定？
以项目任务书为准。计划交付的信号处理 RTL/HLS、系数和数据通路工程、定点格式、缩放、舍入、饱和和接口说明等内容需逐项列明；第三方 IP、加密网表、厂商库、协议资料和许可证文件受原授权限制。
FPGA 信号处理开发周期和报价如何评估？
工作量取决于输入完整度、接口和模块数量、器件与工具成熟度、第三方 IP、板卡状态、软件配套、测试设备及验收深度。完成输入审查后再形成阶段计划与报价。