AMD Xilinx（赛灵思）FPGA 开发

适用项目

• 已有目标产品或板卡，需要补齐“Vivado/Vitis”相关设计与实现
• 已有代码或 IP，需要围绕“AMD FPGA”完成集成、调试或重构
• 平台、器件或接口尚未冻结，需要先验证“Zynq/Versal”等关键风险

主要工作内容

• 确认 AMD 器件系列与生命周期状态：先将“确认 AMD 器件系列与生命周期状态”写入需求与接口基线，明确“Vivado/Vitis”涉及的对象、参数、依赖和通过条件。
• 建立 Vivado/Vitis、IP 和板卡工程基线：围绕“建立 Vivado/Vitis、IP 和板卡工程基线”形成专项设计，记录“AMD FPGA”相关架构、配置、约束和版本。
• 实施 RTL、Block Design、PS/PL 或高速接口集成：针对“实施 RTL、Block Design、PS/PL 或高速接口集成”完成工程集成，保留“Zynq/Versal”相关构建、日志、问题定位和变更记录。
• 完成实现报告、板卡联调和版本交付：以“完成实现报告、板卡联调和版本交付”为验证重点，在约定环境中执行“IP 与板卡”相关测试并提交可复核结果。

项目输入

• 具体 AMD/Xilinx 器件、封装、速度等级和板卡版本
• Vivado/Vitis/PetaLinux 版本、IP 清单和许可证
• RTL、XDC、Block Design、BSP、驱动和现有制品
• 功能、时序、接口、负载、仪器和验收要求

交付物

• AMD 平台 RTL/Block Design 工程与 XDC：“AMD 平台 RTL/Block Design 工程与 XDC”用于复现约定实现，提交时绑定目标器件、工具、依赖和源码版本。
• IP、工具、板卡和构建版本清单：“IP、工具、板卡和构建版本清单”说明接口、参数、配置与限制，作为系统联调和后续维护依据。
• Bitstream、BSP/ 驱动或应用示例的约定部分：“Bitstream、BSP/ 驱动或应用示例的约定部分”按任务书列明文件范围、第三方授权边界、构建方法和制品校验值。
• 综合、实现、时序、接口和板卡测试记录：“综合、实现、时序、接口和板卡测试记录”绑定测试对象、环境、用例、结果与剩余限制，作为阶段或最终验收证据。

验收方法

• 器件、Vivado/Vitis、IP 和板卡版本全部冻结
• 工程可按约定脚本重复构建
• 关键告警、时序和接口结果有明确结论
• 仅对任务书列明的平台和功能形成能力结论

能力与结果边界

器件支持状态、工具版本、IP 许可和板卡条件以项目冻结日的 AMD 资料为准。 未经目标项目验证的厂商参数、理论峰值、路线图或示例工程不作为项目实测结果；最终结论以冻结版本和书面测试证据为准。