FPGA 时序分析服务范围
围绕确认的项目输入、工作内容、交付物与验收条件组织实施；是否进入 PoC 或完整开发阶段由双方确认的任务书确定。
适用项目
- 已有目标产品或板卡，需要补齐“时钟约束”相关设计与实现
- 已有代码或 IP，需要围绕“I/O Delay”完成集成、调试或重构
- 平台、器件或接口尚未冻结，需要先验证“CDC”等关键风险
主要工作内容
- 审查主时钟、派生时钟和时钟关系：先将“审查主时钟、派生时钟和时钟关系”写入需求与接口基线，明确“时钟约束”涉及的对象、参数、依赖和通过条件。
- 核对 I/O Delay、CDC 与例外路径依据：围绕“核对 I/O Delay、CDC 与例外路径依据”形成专项设计，记录“I/O Delay”相关架构、配置、约束和版本。
- 分类 Setup/Hold、恢复移除和未约束路径：针对“分类 Setup/Hold、恢复移除和未约束路径”完成工程集成，保留“CDC”相关构建、日志、问题定位和变更记录。
- 形成根因、风险和整改优先级报告：以“形成根因、风险和整改优先级报告”为验证重点，在约定环境中执行“Setup/Hold”相关测试并提交可复核结果。
项目输入
- RTL/IP、XDC/SDC、工具版本和实现数据库
- 器件、板卡、外部接口芯片和时钟参数
- 目标频率、I/O 时序、时钟关系和工作模式
- 时序报告、未约束路径、关键告警和已知例外
交付物
- 时钟与约束完整性审查清单：“时钟与约束完整性审查清单”用于复现约定实现，提交时绑定目标器件、工具、依赖和源码版本。
- 失败路径分类、根因和风险说明：“失败路径分类、根因和风险说明”说明接口、参数、配置与限制，作为系统联调和后续维护依据。
- 例外路径依据审查与待确认项：“例外路径依据审查与待确认项”按任务书列明文件范围、第三方授权边界、构建方法和制品校验值。
- 优化建议、优先级和是否进入收敛阶段的判断：“优化建议、优先级和是否进入收敛阶段的判断”绑定测试对象、环境、用例、结果与剩余限制，作为阶段或最终验收证据。
验收方法
- 全部时钟和路径组已分类，无无说明的未约束对象
- I/O 与例外路径使用的数据手册或设计依据可追溯
- 分析结论绑定器件、工具、约束和实现版本
- 报告明确哪些问题仅分析、哪些需后续修改与收敛
能力与结果边界
错误或不完整约束会造成虚假通过或虚假失败，例外路径需要设计依据。 未经目标项目验证的厂商参数、理论峰值、路线图或示例工程不作为项目实测结果；最终结论以冻结版本和书面测试证据为准。
FPGA 时序分析常见问题
时序分析是否会直接修改 RTL？
本页默认交付分析和建议；若需要修改 RTL、约束或布局布线，应进入时序优化或时序收敛范围。
False Path 和 Multicycle Path 可以用于消除告警吗？
只能在功能和时序关系有明确依据时使用，不能为获得通过结果而屏蔽真实路径。
时序报告为什么必须绑定实现版本？
路径、布局、时钟和裕量会随工具、策略、约束和 RTL 变化，脱离版本的报告不能作为验收证据。
FPGA 时序分析的交付范围如何确定？
以项目任务书为准。计划交付的时钟与约束完整性审查清单、失败路径分类、根因和风险说明等内容需逐项列明；第三方 IP、加密网表、厂商库、协议资料和许可证文件受原授权限制。
FPGA 时序分析周期和报价如何评估？
工作量取决于输入完整度、接口和模块数量、器件与工具成熟度、第三方 IP、板卡状态、软件配套、测试设备及验收深度。完成输入审查后再形成阶段计划与报价。