FPGA 以太网开发

适用项目

• 已有目标产品或板卡，需要补齐“Ethernet MAC”相关设计与实现
• 已有代码或 IP，需要围绕“PCS/PMA”完成集成、调试或重构
• 平台、器件或接口尚未冻结，需要先验证“UDP/TCP 卸载评估”等关键风险

主要工作内容

• 划分 MAC、PCS/PMA、PHY 与协议栈责任：先将“划分 MAC、PCS/PMA、PHY 与协议栈责任”写入需求与接口基线，明确“Ethernet MAC”涉及的对象、参数、依赖和通过条件。
• 设计帧收发、缓存、流控和时间戳路径：围绕“设计帧收发、缓存、流控和时间戳路径”形成专项设计，记录“PCS/PMA”相关架构、配置、约束和版本。
• 集成 RGMII/SGMII/SerDes 或光电接口：针对“集成 RGMII/SGMII/SerDes 或光电接口”完成工程集成，保留“UDP/TCP 卸载评估”相关构建、日志、问题定位和变更记录。
• 完成吞吐、丢包、异常帧和互操作测试：以“完成吞吐、丢包、异常帧和互操作测试”为验证重点，在约定环境中执行“时间戳”相关测试并提交可复核结果。

项目输入

• 10M/100M/1G/10G 或其他速率、全双工和设备角色
• MAC/PCS/PMA IP、RGMII/SGMII/SerDes、PHY 或光模块
• 帧格式、VLAN、时间戳、UDP/TCP 协同和处理器接口
• 对端、交换机、流量仪、线缆/ 光纤及测试负载

交付物

• 以太网 MAC/PCS/PMA 或报文处理集成工程：“以太网 MAC/PCS/PMA 或报文处理集成工程”用于复现约定实现，提交时绑定目标器件、工具、依赖和源码版本。
• 缓存、流控、时间戳、寄存器和错误统计说明：“缓存、流控、时间戳、寄存器和错误统计说明”说明接口、参数、配置与限制，作为系统联调和后续维护依据。
• 驱动、协议栈接口或收发示例的约定部分：“驱动、协议栈接口或收发示例的约定部分”按任务书列明文件范围、第三方授权边界、构建方法和制品校验值。
• 链路、吞吐、丢包、异常帧和长时间负载记录：“链路、吞吐、丢包、异常帧和长时间负载记录”绑定测试对象、环境、用例、结果与剩余限制，作为阶段或最终验收证据。

验收方法

• 指定速率、接口和对端下可重复建链
• 帧格式、流控、VLAN 或时间戳功能与规格一致
• 吞吐和丢包结论注明帧长、负载、方向和统计时间
• 断链、重连、异常帧和缓存满等用例完成验证

能力与结果边界

速率、PHY、光电接口、协议栈和一致性测试范围应按目标系统确认。 未经目标项目验证的厂商参数、理论峰值、路线图或示例工程不作为项目实测结果；最终结论以冻结版本和书面测试证据为准。