FPGA CAN 接口开发服务范围
围绕确认的项目输入、工作内容、交付物与验收条件组织实施；是否进入 PoC 或完整开发阶段由双方确认的任务书确定。
适用项目
- 已有目标产品或板卡，需要补齐“CAN/CAN FD”相关设计与实现
- 已有代码或 IP，需要围绕“消息过滤”完成集成、调试或重构
- 平台、器件或接口尚未冻结，需要先验证“错误状态”等关键风险
主要工作内容
- 划分 CAN 控制器、主机接口与收发器边界：先将“划分 CAN 控制器、主机接口与收发器边界”写入需求与接口基线，明确“CAN/CAN FD”涉及的对象、参数、依赖和通过条件。
- 配置仲裁段和数据段位时序：围绕“配置仲裁段和数据段位时序”形成专项设计，记录“消息过滤”相关架构、配置、约束和版本。
- 实现消息缓存、过滤、中断和错误状态：针对“实现消息缓存、过滤、中断和错误状态”完成工程集成，保留“错误状态”相关构建、日志、问题定位和变更记录。
- 验证 Bus-Off、恢复和总线异常行为：以“验证 Bus-Off、恢复和总线异常行为”为验证重点，在约定环境中执行“控制器接口”相关测试并提交可复核结果。
项目输入
- Classical CAN/CAN FD、节点角色、标称位率和数据位率
- 采样点、SJW、时钟容差、帧格式和过滤规则
- 控制器 IP 来源、主机总线、驱动方式和许可证
- 外部 CAN 收发器、终端、电气环境及总线分析仪
交付物
- CAN 控制器集成或主机接口 RTL 工程：“CAN 控制器集成或主机接口 RTL 工程”用于复现约定实现，提交时绑定目标器件、工具、依赖和源码版本。
- 位时序、消息 RAM、过滤、中断和错误码说明：“位时序、消息 RAM、过滤、中断和错误码说明”说明接口、参数、配置与限制，作为系统联调和后续维护依据。
- 驱动或寄存器访问示例及构建制品：“驱动或寄存器访问示例及构建制品”按任务书列明文件范围、第三方授权边界、构建方法和制品校验值。
- 仲裁、错误注入、Bus-Off 和恢复测试记录：“仲裁、错误注入、Bus-Off 和恢复测试记录”绑定测试对象、环境、用例、结果与剩余限制，作为阶段或最终验收证据。
验收方法
- 冻结的 CAN/CAN FD 帧和位时序配置可复现
- 标准帧、扩展帧、过滤、仲裁和高负载收发正确
- 错误计数、Error Passive、Bus-Off 与恢复符合规格
- 物理层结论注明收发器、终端、线束和仪器条件
能力与结果边界
FPGA 逻辑不替代外部 CAN 收发器；协议版本、位时序和一致性范围需明确。 未经目标项目验证的厂商参数、理论峰值、路线图或示例工程不作为项目实测结果；最终结论以冻结版本和书面测试证据为准。
FPGA CAN 接口开发常见问题
FPGA CAN 开发是否包含 CAN 收发器？
FPGA 逻辑通常承担控制器或主机接口，差分物理层需要外部收发器；两者的供电、终端和保护应联合验证。
CAN FD 的两段位率如何验收？
应分别记录仲裁段和数据段位率、采样点、SJW、时钟源及总线负载，并使用约定节点和分析仪测试。
Bus-Off 恢复由谁负责？
可由硬件自动恢复、驱动控制或应用策略处理，具体方式需与安全要求、网络管理和主机软件共同冻结。
FPGA CAN 接口开发的交付范围如何确定？
以项目任务书为准。计划交付的CAN 控制器集成或主机接口 RTL 工程、位时序、消息 RAM、过滤、中断和错误码说明等内容需逐项列明；第三方 IP、加密网表、厂商库、协议资料和许可证文件受原授权限制。
FPGA CAN 接口开发周期和报价如何评估？
工作量取决于输入完整度、接口和模块数量、器件与工具成熟度、第三方 IP、板卡状态、软件配套、测试设备及验收深度。完成输入审查后再形成阶段计划与报价。