AMD Xilinx（賽靈思）FPGA 開發

適用專案

• 已有目標產品或板卡，需要補齊“Vivado/Vitis”相關設計與實現
• 已有程式碼或 IP，需要圍繞“AMD FPGA”完成整合、除錯或重構
• 平臺、器件或介面尚未凍結，需要先驗證“Zynq/Versal”等關鍵風險

主要工作內容

• 確認 AMD 器件系列與生命週期狀態：先將“確認 AMD 器件系列與生命週期狀態”寫入需求與介面基線，明確“Vivado/Vitis”涉及的物件、引數、依賴和透過條件。
• 建立 Vivado/Vitis、IP 和板卡工程基線：圍繞“建立 Vivado/Vitis、IP 和板卡工程基線”形成專項設計，記錄“AMD FPGA”相關架構、配置、約束和版本。
• 實施 RTL、Block Design、PS/PL 或高速介面整合：針對“實施 RTL、Block Design、PS/PL 或高速介面整合”完成工程整合，保留“Zynq/Versal”相關構建、日誌、問題定位和變更記錄。
• 完成實現報告、板卡聯調和版本交付：以“完成實現報告、板卡聯調和版本交付”為驗證重點，在約定環境中執行“IP 與板卡”相關測試並提交可複核結果。

專案輸入

• 具體 AMD/Xilinx 器件、封裝、速度等級和板卡版本
• Vivado/Vitis/PetaLinux 版本、IP 清單和許可證
• RTL、XDC、Block Design、BSP、驅動和現有製品
• 功能、時序、介面、負載、儀器和驗收要求

交付物

• AMD 平臺 RTL/Block Design 工程與 XDC：“AMD 平臺 RTL/Block Design 工程與 XDC”用於復現約定實現，提交時繫結目標器件、工具、依賴和原始碼版本。
• IP、工具、板卡和構建版本清單：“IP、工具、板卡和構建版本清單”說明介面、引數、配置與限制，作為系統聯調和後續維護依據。
• Bitstream、BSP/ 驅動或應用示例的約定部分：“Bitstream、BSP/ 驅動或應用示例的約定部分”按任務書列明檔案範圍、第三方授權邊界、構建方法和製品校驗值。
• 綜合、實現、時序、介面和板卡測試記錄：“綜合、實現、時序、介面和板卡測試記錄”繫結測試物件、環境、用例、結果與剩餘限制，作為階段或最終驗收證據。

驗收方法

• 器件、Vivado/Vitis、IP 和板卡版本全部凍結
• 工程可按約定指令碼重複構建
• 關鍵告警、時序和介面結果有明確結論
• 僅對任務書列明的平臺和功能形成能力結論

能力與結果邊界

器件支援狀態、工具版本、IP 許可和板卡條件以專案凍結日的 AMD 資料為準。 未經目標專案驗證的廠商引數、理論峰值、路線圖或示例工程不作為專案實測結果；最終結論以凍結版本和書面測試證據為準。