FPGA 逻辑开发

适用项目

• 已有目标产品或板卡，需要补齐“组合逻辑”相关设计与实现
• 已有代码或 IP，需要围绕“时序逻辑”完成集成、调试或重构
• 平台、器件或接口尚未冻结，需要先验证“流水线”等关键风险

主要工作内容

• 冻结模块功能、接口和周期级行为：先将“冻结模块功能、接口和周期级行为”写入需求与接口基线，明确“组合逻辑”涉及的对象、参数、依赖和通过条件。
• 设计组合/ 时序逻辑、状态机和流水线：围绕“设计组合/ 时序逻辑、状态机和流水线”形成专项设计，记录“时序逻辑”相关架构、配置、约束和版本。
• 编写可综合 RTL、约束和自检 Testbench：针对“编写可综合 RTL、约束和自检 Testbench”完成工程集成，保留“流水线”相关构建、日志、问题定位和变更记录。
• 完成模块仿真、综合、时序和集成检查：以“完成模块仿真、综合、时序和集成检查”为验证重点，在约定环境中执行“片上总线”相关测试并提交可复核结果。

项目输入

• 模块功能、接口、时钟、复位和时序图
• 输入输出范围、握手、吞吐、延迟和异常行为
• 目标器件、语言、工具、编码规范和资源限制
• 上层集成接口、测试向量和交付形式

交付物

• 模块级 Verilog/SystemVerilog/VHDL 源码：“模块级 Verilog/SystemVerilog/VHDL 源码”用于复现约定实现，提交时绑定目标器件、工具、依赖和源码版本。
• 模块接口、状态机、参数和时序说明：“模块接口、状态机、参数和时序说明”说明接口、参数、配置与限制，作为系统联调和后续维护依据。
• Testbench、测试向量、约束和构建脚本：“Testbench、测试向量、约束和构建脚本”按任务书列明文件范围、第三方授权边界、构建方法和制品校验值。
• 仿真、综合、资源和模块时序报告：“仿真、综合、资源和模块时序报告”绑定测试对象、环境、用例、结果与剩余限制，作为阶段或最终验收证据。

验收方法

• 模块功能和周期级接口行为与规格一致
• RTL 可在指定工具与器件下综合实现
• 边界、复位、异常和背压用例完成回归
• 系统级软件、板卡和整机验收未纳入时明确排除

能力与结果边界

逻辑功能、频率和资源结果需在目标器件与约束条件下验证。 未经目标项目验证的厂商参数、理论峰值、路线图或示例工程不作为项目实测结果；最终结论以冻结版本和书面测试证据为准。